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3436 软件学报 2025 年第 36 卷第 8 期

● 剪枝策略. Fast-USYN 采用两种剪枝策略减少步骤 (a) 中的前瞻搜索的次数 (对应图 3 中表示为 的节点).
第 1 种策略是当候选电路模块的奖励小于阈值 α 时, 从该候选电路模块开始的进一步搜索将被取消. 第 2 种策略
是当需要探索的节点数量超过阈值时, Fast-USYN 只探索具有 top- l 奖励值的候选节点, 其中 l 由 CPU 的核心数量
决定, 以确保较高的 CPU 利用率.

3 基于闭包的高质量候选集合构建

候选量子电路模块作为参数化电路, 可以通过修改门的参数表示不同的酉矩阵, 本研究观察到候选量子电路
模块可以表示的酉矩阵空间中表现出高度重叠. 换句话说, 许多候选电路模块在搜索逼近中是可以替换的. 之前的
[3]
工作如 QuCT [19] 和 QFAST 对整个候选空间进行穷举搜索, 导致高冗余计算. 此外, 这些候选电路模块的表示空间
虽然重叠, 但是其包含的量子门数量不同. 因此选择更小的电路模块能够提高最终电路的质量, 而如采用冗余且低
质量的候选集合, 则可能会选择包含较多量子门的电路模块. 为了避免这些情况, 需要表征参数化电路的表示能
力, 然后构建高质量、无重叠的候选集合.
具体来说, Fast-USYN 旨在通过刻画候选量子电路模块在酉矩阵空间中表示能力, 发现电路模块表示空间的
重叠性, 修剪候选空间, 最后构建一个非重叠候选集. 因为候选空间被修剪, 新的候选集可以实现更快的合成. 同
时, 因为低质量且能被替代的候选电路模块不会被包括在候选集中, Fast-USYN 的合成也能产生更少的门. 图 4 展
示了候选集构建的 4 步工作流程. 第 1 步对应图 4(a), 配置电路模块的最大和最小量子比特数和门数量. 第 2 步对
应图 4(b), 根据量子比特数和门数量范围配置枚举候选电路模块. 第 3 步对应图 4(c), 对每个电路模块进行参数采
样, 并计算这些参数下的电路酉矩阵, 形成电路模块在酉矩阵空间的点云. 每个酉矩阵可以表示为图 4(c) 中的酉矩
阵空间中的一个点. 第 4 步对应图 4(d), 基于采样得到的酉矩阵计算每个电路模块的闭包, 该闭包包含了所有电路
模块采样得到的酉矩阵, 代表该电路模块可以表示的酉矩阵空间. 第 5 步对应图 4(e), 根据电路模块的闭包构造高
质量的候选集合. 选择的目标是在保证酉矩阵空间的高覆盖率的同时, 减少所选候选电路模块的闭包的重叠区域,
并最小后候选模块总的量子门数量.

穷举候选 采样电路 最大化覆盖率
• 比特数 电路模块 参数 计算闭包 最小化重叠率
• 最大门数
• 最小门数 表征了表示
...
能力
(b) 生成有重叠的 (c) 生成不同参数下 (d) 构建电路模块 (e) 生成无重叠的
(a) 配置
候选电路模块集合 的电路模块酉矩阵 的闭包 候选电路模块集合
图 4 构建表示空间无重叠的候选集合的过程

基于该目标, 选择非重叠候选集 NOCS 的元素过程可以被建模为一个约束组合问题的求解:

∑ ∑
 ( )
min OverlapArea c i ,c j + NumGate(c)


 NOCS

 c i ,c j ∈NOCS c∈NOCS
 (3)
 ∑


s.t. Area(c) ⩾ γ



c∈NOCS
( )
,
其中, OverlapArea c i ,c j 表示候选电路模块 c i c j 的闭包的重叠区域. NumGate(c) 和 Area(c) 分别是候选电路模块
c 的量子门数和闭包面积. 最小化重叠区域的目的是减少候选电路模块的数量, 最小化量子门的数量的目的是找
∑
Area(c) ⩾ γ 以确保高覆盖率. 值得注意的是, 覆盖率是没有必要为
到高质量的候选. 本研究添加了约束 100%
c∈NOCS
的, 因为候选电路模块的组合仍然可以表示整个酉矩阵空间, 这在实验中得到了评估. 公式 (3) 可以通过 SMT 求
解器或者遗传算法进行求解.
多比特酉矩阵对应的合成候选电路模块具有更高度重叠度, 这也意味着剪枝的优化空间会更大. 表 1 给出了
剪枝前后的候选集合的大小, 以及每个候选电路模块的平均门数. 在剪枝过程中, 枚举候选电路模块时的门数量
在 10–50. 覆盖阈值 γ 被设置为 80%. 剪枝后, 对于 4 量子比特到 6 量子比特的电路合成, 候选数量减少了 98% 以